Algorismes per a VLSI

Crèdits
6
Tipus
Complementària d'especialitat (Computació Avançada)
Requisits
Aquesta assignatura no té requisits
Departament
CS
Most of the design flow of an integrated circuit is automated, starting from the specifications using Hardware Description Languages until reaching the physical layout. The flow goes through through different synthesis and analysis phases: behavioral synthesis, logic synthesis, floorplanning, placement, routing, timing analysis, formal verification, etc. This course will review the most important algorithmic aspects in design automation of electronic circuits. A significant part of the course will be devoted to algorithms for minimization of Boolean functions and representation with logic gates. The algorithms for physical design (floorplanning, placement and routing) will be mostly based on solving problems with graph models.

Course Syllabus (summary). Circuit design flow: from specification to layout. Minimization of logic circuits: algorithms for two-level and multi-level logic synthesis.
Technology mapping. Algorithms for physical synthesis: floorplanning, placement and routing. Formal verification: equivalence and model checking.

Professors

Responsable

  • Jordi Cortadella Fortuny ( )

Hores setmanals

Teoria
2
Problemes
1
Laboratori
0
Aprenentatge dirigit
0
Aprenentatge autònom
4

Competències

Competències Tècniques de cada especialitat

Computació avançada

  • CEE3.1 - Capacitat per a identificar barreres computacionals i analitzar la complexitat de problemes computacionals en diversos àmbits de la ciència i la tecnologia; així com per representar problemes d'alta complexitat en estructures matemàtiques que puguin ser tractades eficientment amb esquemes algorítmics.
  • CEE3.2 - Capacitat per utilitzar un espectre ampli i variat de recursos algorítmics per resoldre problemes d'alta dificultat algorísmica.
  • CEE3.3 - Capacitat per entendre les necessitats computacionals de problemes de disciplines diferents de la informàtica i efectuar contribucions significatives en equips multidisciplinaris que facin servir la computació.

Competències Tècniques Generals

Genèriques

  • CG1 - Capacitat per aplicar el mètode científic en l'estudi i anàlisi de fenòmens i sistemes en qualsevol àmbit de la Informàtica, així com en la concepció, disseny i implantació de solucions informàtiques innovadores i originals.
  • CG3 - Capacitat per al modelatge matemàtic, càlcul i disseny experimental en centres tecnològics i d'enginyeria d'empresa, particularment en tasques de recerca i innovació en tots els àmbits de la Informàtica.

Competències Transversals

Raonament

  • CTR6 - Capacitat de raonament crític, lògic i matemàtic. Capacitat de resoldre problemes en la seva àrea d'estudi. Capacitat d'abstracció: capacitat de crear i utilitzar models que reflecteixin situacions reals. Capacitat de dissenyar i realitzar experiments senzills, i analitzar-ne i interpretar-ne els resultats. Capacitat d'anàlisi, de síntesi i d'avaluació.

Bàsiques

  • CB6 - Que els estudiants sàpiguen aplicar els coneixements adquirits y la seva capacitat de resolució de problemes en entorns nous o poc coneguts dins de contexts més amplis (o multidisciplinaris) relacionats amb la seva àrea d'estudi.
  • CB8 - Que els estudiants sàpiguen comunicar les seves conclusions i els coneixements i raons darreres que les sustenten- a públics especialitzats i no especialitzats d'una manera clara i sense ambigüitats.
  • CB9 - Que els estudiants posseeixin les habilitats d'aprenentatge que els permetin continuar estudiant d'una manera que haurà de ser en gran mesura autodirigida o autònoma.

Continguts

  1. Introduction.
    Integrated circuit fabrication. Layout layers and design rules. VLSI design flow. VLSI design styles.
  2. Two-level logic synthesis
    Boolean Algebras. Representation of Boolean functions. Quine-McCluskey algorithm. Heuristic logic minimization: Espresso.
  3. Multi-level logic synthesis.
    Kernel-based algebraic decomposition. AIG-based decomposition. Technology mapping for standard cells and FPGAs.
  4. Formal verification
    Binary Decision Diagrams. Combinational equivalence checking. Sequential equivalence checking. Model checking with temporal logic.
  5. Partitioning and Floorplanning
    Partitioning algorithms. Representation of floorplans. Slicing floorplans. Floorplanning algorithms.
  6. Placement
    Optimization objectives. Algorithms for global placement. Algorithms for legalization and detailed placement.
  7. Global routing
    Representation of routing regions. Algorithms for single-net and full-net routing.
  8. Detailed routing
    Horizontal and vertical constraint graphs. Channel routing. Switchbox routing. Over-the-cell routing.

Activitats

Activitat Acte avaluatiu


Aprenentage del fluxe de disseny d'un circuit VLSI



Teoria
2h
Problemes
0h
Laboratori
0h
Aprenentatge dirigit
0h
Aprenentatge autònom
2h

Aprenentage d'algorismes de síntesi lògica



Teoria
10h
Problemes
4h
Laboratori
0h
Aprenentatge dirigit
0h
Aprenentatge autònom
20h

Aprenentage de tècniques de verificació formal de circuits



Teoria
6h
Problemes
4h
Laboratori
0h
Aprenentatge dirigit
0h
Aprenentatge autònom
14h

Aprenentatge de tècniques per a la planificació i posicionament de components d'un circuit



Teoria
8h
Problemes
4h
Laboratori
0h
Aprenentatge dirigit
0h
Aprenentatge autònom
20h

Aprenentatge d'algorismes d'enrutat de senyals



Teoria
10h
Problemes
6h
Laboratori
0h
Aprenentatge dirigit
0h
Aprenentatge autònom
16h

Metodologia docent

Els continguts teòrics de l'assignatura s'imparteixen a les classes de teoria. A les classes de problemes es resolen exemples pràctics i es proposen problemes que els estudiants han de resoldre en les hores d'Aprenentatge Autònom. Durant el curs també es plantejarà un projecte algorísmic que els estudiants haurà de resoldre i implementar durant les seves hores d'Aprenentatge Autònom.

Mètode d'avaluació

Grade = 40% FW + 30% FT + 20% EX + 10% SP

FW = Final Work (graded from 0 to 10) in which each participant is required to present a research paper or section of a book (previously assigned by the lecturer). The presentation consists of:
* 3-5 minutes background on the topic of the paper, a motivation.
* 1 minute overview of the key ideas of the paper.
* 15 minutes presentation with most important details.
* 5 minutes demo of a program that implements the ideas introduced in the paper.

FT = Final test graded from (0 to 10) including all the contents of the course.

EX = Exercises assigned to the student and solved during the Autonomous Learning time
SP = Summaries and participation (graded from 0 to 10) in which each participant is required to deliver a summary (1 page extent) of each others presentation and to participate (with questions and comments).

Bibliografia

Bàsica:

  • Logic synthesis and verification algorithms - Hachtel, Gary D; Somenzi, Fabio, Kluwer Academic Publishers, cop. 1996. ISBN: 0-7923-9746-0
    http://cataleg.upc.edu/record=b1196653~S1*cat
  • Handbook of Algorithms for Physical Design Automation - Alpert, Charles J., Metha, Dinesh P. and Sapatnekar, Sachin S., CRC Press, 2009. ISBN: 978-0-8493-7242-1
  • Electronic design automation: synthesis, verification, and test - Wang, Laung-Terng; Chang, Yao-Wen; Cheng, Kwang-Ting, Morgan Kaufmann Publishers/Elsevier, cop. 2009. ISBN: 978-0-12-374364-0
    http://cataleg.upc.edu/record=b1390006~S1*cat