Verificació de Processadors

• Hores setmanals
• Objectius
• Continguts
• Activitats
• Metodologia docent
• Mètode d'avaluació
• Bibliografia
• Capacitats prèvies

Professorat

Responsable

• Jesus Sanchez Navarro ( )

Hores setmanals

Objectius

1. Entendre i implementar un pla de verificació i un banc de proves, i executar-lo.
   Competències relacionades: CG4, CEE4.1, CB7, CTR3,
2. Ser capaç de proporcionar i defensar el pla de verificació i les seves fases d'execució.
   Competències relacionades: CB8, CTR3, CTR5,
3. Utilitzar les eines EDA necessàries per dur a terme el projecte.
   Competències relacionades: CB7, CTR5,

Continguts

1. Introducció a la verificació pre-silici
   Per què la verificació és crucial en el disseny modern. Visió general del flux de verificació. El paper de la verificació en el disseny de microprocessadors.
2. Planificació de verificació i bancs de proves
   Pla de verificació i objectius de cobertura. Arquitectura del banc de proves. Monitors, verificadors i comparadors de dades.
3. SystemVerilog per a la verificació (SVV)
   Conceptes bàsics de SystemVerilog per al disseny de bancs de proves. Interfícies i blocs de sincronització. Aleatorització i restriccions. Classes, herència i polimorfisme. Transaccions (TLM).
4. Proves dirigides i aleatoritzades
   Metodologies de proves dirigides. Generació aleatoritzada de proves. Anàlisi de cobertura de proves. Estratègies de depuració. Variació d'estímuls. Predicció vs. aleatorietat. Restriccions en la generació de proves.
5. Assercions i cobertura funcional
   Assercions immediates vs. concurrents. Sintaxi i exemples de SVA (SystemVerilog Assertions). Cobertura funcional vs. cobertura de codi. Verificació basada en cobertura.
6. Introducció a UVM (Universal Verification Methodology)
   Objectius i estructura d'UVM. Components d'UVM. Mecanismes de fàbrica, configuració i objecció.
7. Bancs de proves i seqüenciació amb UVM
   Fases i flux de proves en UVM. Seqüències i elements de seqüència. Creació de proves reutilitzables. Depuració i sortida de simulació.
8. Desafiaments específics de verificació de processadors
   Verificació de canals de CPU i lògica de control. Verificació a nivell d'instrucció i arquitectural. Gestió d'interrupcions, excepcions i riscos. Proves de conformitat amb l'ISA.
9. Tècniques de verificació formal
   Visió general de la verificació de models i la demostració de teoremes. Comprovació d'equivalència. Comprovació de models acotats. Casos d'ús i limitacions en el disseny de microprocessadors.
10. Verificació de rendiment i consum d'energia
    Conceptes de simulació conscient de l'energia. Estats funcionals vs. estats de baix consum. Modelatge de rendiment.
11. Estratègies de depuració i tancament de cobertura
    Interpretació d'informes de cobertura funcional/codi. Optimització de proves per a la cobertura. Tècniques de depuració i anàlisi gràfica de les senyals.
12. Tendències i casos d'estudi reals
    Últimes tendències en verificació (RISC-V, verificació impulsada per ML, eines formals). Revisió de casos d'estudi reals de verificació de CPU.
13. Introducció a la validació post-silici
    Com es detecten i es corregeixen els errors en maquinari real. Eines i metodologies.

Activitats

Activitat Acte avaluatiu

Metodologia docent

Mètode d'avaluació

Bibliografia

Bàsica:

• SystemVerilog for Verification: A Guide to Learning the Testbench Language Features - Spear, Chris ; Tumbush, Greg, Springer Nature, 3rd ed. 2012. ISBN: 9781461407157
  https://discovery.upc.edu/discovery/fulldisplay?docid=cdi_springer_books_10_1007_9 78_1_4614_0715_7&context=PC&vid=34CSUC_UPC:VU1&lang=ca
• The UVM primer : an introduction to the Universal Verification Methodology - Salemi, Ray, Boston Light Press, 2013. ISBN: 9780974164939
  https://discovery.upc.edu/discovery/fulldisplay?docid=alma991005224879506711&con text=L&vid=34CSUC_UPC:VU1&lang=ca

Capacitats prèvies