Saltar al contingut Saltar a navegacio
  • Augmentar lletres
  • Inici
  • Informació
  • Contactar
  • Mapa

Arquitectura de Computadors (AC)

Crèdits Dept. Tipus Requisits
9.0 (7.2 ECTS) AC
  • Obligatòria per a l'EI
  • Optativa per a l'ETIG
  • Optativa per a l'ETIS
 EC2 - Pre-requisit per la EI , ETIG , ETIS
EST - Pre-requisit per la EI , ETIG , ETIS
SO - Pre-requisit per la EI , ETIS

Professors

Responsable:  Jose M. Llaberia Griñó (llaberia@ac.upc.edu)
Altres:Agustín Fernández Jiménez (agustin@ac.upc.edu)
Angel Olivé Duran (angel@ac.upc.edu)
Antonio Nicola San Martino (asanmart@ac.upc.edu)
Enrique Herrada Lillo (herrada@ac.upc.edu)
Jose Ramon Herrero Zaragoza (josepr@ac.upc.edu)
Ruben Gonzalez Garcia (ruben.gonzalez-garcia@upc.edu)

Objectius Generals

Capacitació per a efectuar avaluacions quantitatives, utilitzant figures de mèrit, del rendiment d'un processador al executar un programa.
Comprensió de las tècniques de concurrència, transparents al programador de llenguatge màquina, que s'utilitzen als processadors amb l'objectiu de reduir el temps d'execució.
Aplicació de tècniques de reestructuració de codi (planificació d'instruccions) per a suportar la latència de les instruccions.
Comprensió d'alguna de les restriccions que imposa la tecnologia disponible i la seva projecció futura.

Objectius Específics

Coneixements

  1. Importància d'avaluar prestacions per a justificar alternatives.
  2. Conceptes de segmentació i paral·lelisme.
  3. Concepte de dependència (precedència)
  4. Concepte de risc.
  5. Conceptes de predicció i especulacióMecanismes hardware per a reduir la latència efectiva de les instruccions.

    Concepte de renombre.

    Compromisos hardware-software.

Habilitats

  1. Avaluació quantitativa de prestacions.
  2. Anàlisi de camins de dades i la seva modificació.
  3. Avaluació de retards en un camí de dades i la seva relació amb el temps de cicle.
  4. Construcció de diagrames temporals del procés d'interpretació d"instruccions en un processador que utilitza segmentació i paral·lelisme.
  5. Comprensió del codi generat per un compilador i la seva possible modificació respectant el càlcul que efectua.

Competències

  1. Compressió, a nivell bàsic, de la descripció de la microarquitectura d"un processador.
  2. Avaluació de les prestacions que es poden extreure d"un processador.
  3. Aprenentatge i comprensió de mecanismes o conceptes, relacionats amb el contingut de l'assignatura, tot i que no s'hagin explicat explícitament.
  4. Aprenentatge i comprensió de nous conceptes que s"incloguin al futur en la microarquitectura d"un processador.

Continguts

Hores estimades de:

T P L Alt L Ext. Est A Ext.
Teoria Problemes Laboratori Altres activitats Laboratori extern Estudi Altres hores fora d'horari fixat

1. Arquitectura Von-Neumann i prestacions
T      P      L      Alt    L Ext. Est    A Ext. Total 
4,0 4,0 2,0 0 2,0 6,0 0 18,0


  • Laboratori:
    Aprenentatge de l"eina de simulació. Recordatori del funcionament i característiques bàsiques dels elements que constitueixen el camí de dades d"un processador unicicle.

  • Activitats de laboratori addicionals:
    Lectura dels enunciats de les pràctiques i resposta reflexiva a les preguntes que s"efectuen a partir de les mesures realitzades al laboratori.

2. Tècniques per a incrementar el nombre d"operacions per unitat de temps
T      P      L      Alt    L Ext. Est    A Ext. Total 
4,0 2,0 0 0 0 10,0 0 16,0

3. Processador escalar segmentat lineal
T      P      L      Alt    L Ext. Est    A Ext. Total 
6,0 5,0 8,0 0 8,0 20,0 0 47,0


  • Laboratori:
    Camí de dades d"un processador segmentat lineal i adequació de la semàntica del processador segmentat a la semàntica del llenguatge màquina. Millores al processador segmentat per a incrementar les prestacions.



  • Activitats de laboratori addicionals:
    Lectura dels enunciats de les pràctiques i resposta reflexiva a les preguntes que s"efectuen a partir de les mesures fetes al laboratori.

4. Processador escalar amb operacions multicicle
T      P      L      Alt    L Ext. Est    A Ext. Total 
4,0 3,0 0 0 0 12,0 0 19,0

5. Tècniques software per a rebaixar els riscs de dades i de seqüènciament
T      P      L      Alt    L Ext. Est    A Ext. Total 
3,0 2,0 0 0 0 8,0 0 13,0

6. Processador superescalar
T      P      L      Alt    L Ext. Est    A Ext. Total 
4,0 3,0 0 0 0 10,0 0 17,0

7. Predicció en instruccions de seqüènciament
T      P      L      Alt    L Ext. Est    A Ext. Total 
3,0 2,0 0 0 0 8,0 0 13,0

8. Processador amb anticipació
T      P      L      Alt    L Ext. Est    A Ext. Total 
6,0 4,0 0 0 0 12,0 0 22,0

9. Execució especulativa, perspectives i tendències
T      P      L      Alt    L Ext. Est    A Ext. Total 
2,0 1,0 0 0 0 3,0 0 6,0

10. Eina de simulació
T      P      L      Alt    L Ext. Est    A Ext. Total 
0 0 3,0 0 0 0 0 3,0


  • Laboratori:
    Aprenentatge de l"eina de simulació. Recordatori del funcionament i característiques bàsiques dels elements que constitueixen el camí de dades d"un processador unicicle.


Total per tipus T      P      L      Alt    L Ext. Est    A Ext. Total 
36,0 26,0 13,0 0 10,0 89,0 0 174,0
Hores addicionals dedicades a l'avaluació 5,0
Total hores de treball per l'estudiant 179,0

Metodologia docent

Classes presencials d'exposició estructurada i constructiva de conceptes i dels compromisos que apareixen a la seva aplicació pràctica.

Classes presencials centrades al treball personal per a consolidar els conceptes, destreses i competències.

Classes presencials centrades al treball cooperatiu per a consolidar els conceptes, destreses i competències, a realitzar en aules de laboratori.

Mètode d'avaluació

A) Examen final escrit individual sobre els conceptes, destreses i competències.

B) Prova escrita individual, de seguiment, sobre els conceptes, destreses i competències.

C) Avaluació de treball cooperatiu d"alguns conceptes, destreses i competències.

Nota Final = màx(0.70 x A + 0.15 x B, 0.85 x A) + 0.15 x C

Bibliografía bàsica

  • John L. Hennessy, David A. Patterson Computer architecture : a quantitative approach, Elsevier, Morgan Kaufmann, 2007.
  • David A. Patterson, John L. Hennessy Organización y diseño de computadores : la interfaz hardware/software, McGraw-Hill, 1994.

Bibliografía complementària

  • Capilano Computing Systems, Ltd LogicWorks 4 : interactive circuit design software, Addison-Wesley, 1999.

Enllaços web

(Informació no introduïda)

Capacitats prèvies

Circuits lògics: combinacionals i seqüencials.Programació, representació de dades elementals i estructurades.

Funcionament d'un computador: components i el seu interconnexionat.

Comprensió del llenguatge màquina.

Funcionament de la jerarquia de memòria i mecanismes que la suporten.

Comunicació del processador amb l"exterior i mecanismes que la suporten.

Càlcul estadístic bàsic.

Prerequisits suggerits: EC2, Estadística, Sistemes Operatius.


Compartiu aquesta pàgina
  • Fòrum del Racó
  • Twitter
  • Menéame
  • Delicious
  • Marcadors de Yahoo!
  • Marcadors de Google
  • LinkedIn
  • Facebook

 
logo FIB © Facultat d'Informàtica de Barcelona - webmaster@fib.upc.edu - RSS